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1、如何选择PCB板材？
选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。
2、如何避免高频干扰？
避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。
3、在高速设计中，如何解决信号的完整性问题？
信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是*端接(termination)与调整走线的拓朴。
4、差分布线方式是如何实现的？
差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。
5、对于只有一个输出端的时钟信号线，如何实现差分布线？
要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。
6、接收端差分线对之间可否加一匹配电阻？
接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。
7、为何差分对的布线要*近且平行？
对差分对的布线方式应该要适当的*近且平行。所谓适当的*近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。
（1）避免在PCB边缘安排重要的信号线，如时钟和复位信号等。
（2）机壳地线与信号线间隔至少为4毫米；保持机壳地线的长宽比小于5:1以减少电感效应。
（3）已确定位置的器件和线用LOCK功能将其锁定，使之以后不被误动。
（4）导线的宽度***小不宜小于0.2mm（8mil），在高密度高精度的印制线路中，导线宽度和间距一般可取12mil。 （5）在DIP封装的IC脚间走线，可应用10－10与12－12原则，即当两脚间通过2根线时，焊盘直径可设为50mil、线宽与线距都为10mil，当两脚间只通过1根线时，焊盘直径可设为64mil、线宽与线距都为12mil。
（6）当焊盘直径为1.5mm时，为了增加焊盘抗剥强度，可采用长不小于1.5mm，宽为1.5mm和长圆形焊盘。
（7）设计遇到焊盘连接的走线较细时，要将焊盘与走线之间的连接设计成水滴状，这样焊盘不容易起皮，走线与焊盘不易断开。
（8）大面积敷铜设计时敷铜上应有开窗口，加散热孔，并将开窗口设计成网状。 （9）尽可能缩短高频元器件之间的连线，减少它们的分布参数和相互间的电磁干扰。易受干扰的元器件不能相互挨得太近，输入和输出元件应尽量远离。
特殊元件布局
1、高频元件：高频元件之间的连线越短越好，设法减小连线的分布参数和相互之间的电磁干扰，易受干扰的元件不能离得太近。隶属于输入和隶属于输出的元件之间的距离应该尽可能大一些。
2、具有高电位差的元件：应该加大具有高电位差元件和连线之间的距离，以免出现意外短路时损坏元件。为了避免爬电现象的发生，一般要求2000V电位差之间的铜膜线距离应该大于2mm，若对于更高的电位差，距离还应该加大。带有高电压的器件，应该尽量布置在调试时手不易触及的地方。
3、重量太大的元件：此类元件应该有支架固定，而对于又大又重、发热量多的元件，不宜安装在电路板上。
4、发热与热敏元件：注意发热元件应该远离热敏元件。
| 规格： |
12 |
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包装： |
| 日期： |
2013-08-02 |
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